北京理工大学
Josh 的学习笔记之 Verilog（Part 4——RTL 概念与常用 RTL 建模）
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我也要 关注 + 加入社区Josh 的学习笔记之 Verilog（Part 4——RTL 概念与常用 RTL 建模）
Verilog HDL 的基本功能之一是描述可综合的硬件电路。如何合理使用 Verilog HDL 描述高性能的可综合电路是 Verilog 系列学习笔记的目的，也是后续要讨论的主要问题。本文介绍了 RTL 和综合的基本概念，通过常用 RTL 电路模型来对可综合的 RTL 级描述方式建立整体性的认识。力图通过范例，逐步引导初学者建立可综合 RTL 子集的概念。
