關於FPGA cyclone V 的 Altera PLL Reconfig IP 使用

[RaJJQ]

嗨各位好，目前想做一個可動態調整CLK的PLL，經查詢官方文件: AN661 Implementing Fractional PLL Reconfiguration with Altera PLL and Altera PLL Reconfig IP Cores ，似乎可以用Altera PLL Reconfig IP去重新reconfig PLL，但在Altera PLL Reconfig IP使用上有些問題，照文件範例Design Example 1: PLL Reconfiguration with Altera PLL Reconfig IP Core to Reconfigure M, N, and C Counters撰寫程式碼，但PLL似乎無法有reconfig的效用，附件是我的.v和tb檔，使用Quartus (Quartus Prime 20.1) Lite Edition

附件

補一下後來做的modelsim模擬:

 

 

[FPGAer]

@RaJJQ https://www.intel.cn/content/www/cn/zh/docs/programmable/683640/current/implementing-fractional-pll-reconfiguration-33682.html 上述的教程或许对你有帮助，新版收到总线中，而且还是soc系列（ARM+FPGA）的芯片的话，可能可以通过ARM端进行配置。

[RaJJQ]

@FPGAer https://community.intel.com/t5/Programmable-Devices/PLL-of-Cyclone-V-reconfig-to-pll-bus-description-needed/m-p/235508 大概跟這位附件圖片差不多

[RaJJQ]

@FPGAer 感謝回答，主要是因為新版PLL reconfig這個ip 他在cyclone 5採用新版，很多腳位直接收到ip裡，不知道他在mif reader方面是怎讀的，舊版ip如您貼的教程，但新版好像很少人用，很多部分它好像直接收成總線reconfig to PLL 和 reconfig from PLL

[FPGAer]

https://blog.csdn.net/qq_44810239/article/details/109522470?spm=1035.2023.3001.6557&utm_medium=distribute.pc_relevant_bbs_down_v2.none-task-blog-2~default~OPENSEARCH~Rate-2-109522470-bbs-607983735.pc_relevant_bbs_down_v2_opensearchbbsnew&depth_1-utm_source=distribute.pc_relevant_bbs_down_v2.none-task-blog-2~default~OPENSEARCH~Rate-2-109522470-bbs-607983735.pc_relevant_bbs_down_v2_opensearchbbsnew

参考该教程试下