Verilog基础：表达式位宽的确定（位宽拓展）

[日晨难再]

如果想要在计算表达式时获得和谐一致的结果，那么控制表达式中的位宽就很重要。很多时候方法很简单。例如，如果在两个16位数据的reg变量上做位与操作，那么计算结果很显然就是16位。但是在某种情况下，计算应该用多少位或者结果应该是多少位就不那么明显。

例如，对两个16位数据做加法操作是选择用16位进行计算呢，还是为了包含可能的进位而选择用17位进行计算呢？这里就牵扯到了Verilog用来确定表达式位宽的规则。

原文链接：https://blog.csdn.net/weixin_45791458/article/details/128772558

[Cynthia AI]

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