3D DRAM 即将到来?探索3D DRAM技术的未来路径

叫我兔兔酱 存内计算先锋 2024-02-19 20:04:45

在当今数字化时代,动态随机存取存储器(DRAM)技术的发展日新月异,成为数字电子设备中不可或缺的一部分。然而,随着技术的不断进步和需求的不断增长,传统的2D DRAM架构逐渐显露出其在面积利用和性能方面的局限性。为了应对这一挑战,业界正在积极探索将DRAM技术引向新的维度——3D DRAM。本文将探讨3D DRAM技术的发展历程,分析其架构设计、工艺优化以及未来发展趋势,以期为读者呈现一幅清晰的技术图景,为数字存储领域的未来发展指明方向。

DRAM的技术现状

动态随机存取存储器(DRAM)是当今广泛用于数字电子产品的一种集成电路,需要低成本和高容量的存储器,例如现代计算机、图形卡、便携设备和游戏机等。

 DRAM

 DRAM的进步是由尺寸的缩放推动的,随着每一代向下一个(节点到节点)的进展而缩小总体占地面积。因此,DRAM正在像 NAND 一样逐渐向三维架构的方向演变,以便在单位面积内构建更多的存储(更多的位)。 (NAND代表“NOT AND”,这指的是控制 NAND 单元内部电路的布尔运算符或逻辑门。)

 

这样的演变趋势对行业是十分有利的,它可以推动内存的技术发展,并且每平方微米上位数的增加意味着生产成本的降低。根据当前的技术能力,预计行业将在五到八年内从2D发展到3D DRAM。就像半导体行业的许多进步都是通过不断探索成功的。


3D DRAM架构尺寸问题

动态随机存取存储器(DRAM)由晶体管和电容器组成。晶体管传输电流以实现信息(位)的写入或读取,而电容器用于存储这些位。DRAM的结构由称为位线的导电材料/结构组成,它们提供被注入晶体管的载流子(电流)。晶体管充当一个可以打开(开启)或关闭(关闭)的门,以控制设备内部电流的传输。这些门的状态由施加到称为字线的接触导电结构上的电压偏置来定义。如果晶体管处于打开状态,则电流将通过晶体管流向电容器,并存储在其中。

电容器具有很高的纵横比,意味着其高度远远大于宽度。在早期的DRAM架构中,电容器的活动区域曾嵌入到硅衬底中。而在最近的架构中,电容器是在晶体管的顶部加工的。

 DRAM单元尺寸趋势和技术预测

关键的扩展因素是一个区域内可以容纳多少比特,或者说每比特的平均面积是多少。当前(如图表中的D1z所示),每比特的面积约为20.4E-4 µm²。不久的将来,通过进一步减小每比特的面积以提高比特密度(即使电容器更高以减小其占地面积),将变得不可能,因为电容器制造的蚀刻和沉积工艺无法处理极端(高)的纵横比。

根据上述图表,我们的行业预计可以维持2D DRAM,直到每比特面积达到约10.4E-4 µm²左右,预计还有大约五年的时间。之后,由于空间受限,可能需要采用垂直方式——即3D DRAM。


3D DRAM架构堆叠挑战

推进DRAM扩展的自然方式是将2D DRAM组件放在它们的侧面并堆叠起来。采用这种方式会带来几个挑战:

1. 水平方向的取向需要侧向蚀刻,这是困难的,因为凹槽尺寸变化很大。

2. 在堆叠蚀刻和填充过程中需要使用不同的材料,这使得制造变得困难。

3. 当尝试连接不同的3D组件时,会出现集成挑战。

4. 最后,为了使这种选项具有竞争力,电容器需要缩短——它们不能像当前那样高,而且需要堆叠以优化每单位面积的比特数量。

 垂直定向的2D DRAM架构视图(左侧)。将其倾斜并将结构堆叠在彼此之上(右侧)是不切实际的,主要是因为需要蚀刻和填充横向深度不同的侧向空腔到硅活性区域中。

 想象上述图像代表相同的结构,但是该结构不是垂直定向,而是“朝下”,从而将架构暴露在自上而下的视图中。在这种定向下,纳米片可以堆叠。但是,同样,在这种情况下,原始设计显示了一个非常密集的区域,其中位线和电容器需要进行自上而下的高接近度处理。为了实现这种定向和堆叠(3D),需要重新设计架构。


构想的架构

在利用Lam的SEMulator3D®软件来模拟3D DRAM架构,以提供更多的电容器加工空间,同时减少硅区域,从而缩小纳米片的占地面积。

首先,将位线(BL)移到纳米片的对侧,这样电流将通过整个纳米片经过晶体管门。这一举措不仅增加了电容器加工的空间,还减小了硅区域的占地面积。

其次,引入了全围栅晶体管,以进一步减少硅活性区域。此外,可将电容器的设计从细长改为矮而宽。这一变化是由于将位线移到架构中心所带来的空间优势。

最后,我们通过将晶体管/电容器放置在位线接触点的两侧,增加了每个位线接触点上的晶体管/电容器的数量(没有理由限制为每个位线接触点两个晶体管)。随后,我们可以将重新配置的纳米片进行堆叠,从自上而下的视角来看,从而形成如下图所示的结构。。

 

首次堆叠的3D DRAM 将包含28层(顶部),这将比当前的D1z节点领先两个节点(每比特约13E-4 µm2)。当然,层数越多,我们可以获得的比特数就越多,因此密度也会增加。

3D DRAM 是一项前沿设计,需要采用前所未有或未曾尝试过的工艺和设计。这是实现从概念到原型的唯一途径。通过持续的实验,我们可以进一步推动技术的发展,以了解从一个晶圆到另一个晶圆的工艺变化。


展望未来

3D DRAM 技术预计将是推动 DRAM 扩展的关键因素。需要通过各种工艺/设计优化来定义每比特的面积和电容器尺寸(长度)之间的合适平衡。

在本文中,我们探讨了动态随机存取存储器(DRAM)技术的进化路径,特别关注了从2D到3D DRAM的转变。通过创新的架构设计和工艺优化,我们展望了未来3D DRAM的潜在发展方向,并强调了SEMulator3D等虚拟工具在此过程中的关键作用。随着对未来存储技术的不断探索和实验,我们期待着3D DRAM技术的进一步突破,为数字电子领域带来更高容量、更高性能的内存解决方案。

 


参考资料

  1. Vincent B .3D DRAM时代即将到来,泛林集团这样构想3D DRAM的未来架构[J].世界电子元器件,2023,(08):13-18.
  2. 3D DRAM Is Coming. Here’s a Possible Way to Build It.Benjamin Vincent.Jul 14, 2023 
  3. 邱鲤跳.3D堆叠DRAM Cache的建模以及功耗优化关键技术研究[D].国防科学技术大学,2016.
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