嵌入式开发工程师（工作地点：温州）

Easenory 2024-11-25 17:14:42

岗位职责：
负责嵌入式系统的硬件与软件设计开发，确保满足可穿戴柔性电子产品的需求并优化性能。
1.进行嵌入式系统的硬件电路设计、原型开发和测试，确保设计符合产品需求。
2.部署嵌入式系统所需的硬件组件，如微处理器、传感器、执行器等，实现设计到产品的转化。
3.协同团队完成硬件选型、原理图设计、PCB布局布线和硬件调试工作。
4.设计、开发、调试和维护嵌入式系统软件，结合硬件进行应用和用户界面开发，以优化产品性能。

任职要求：
1.本科及以上学历，自动化、电子工程、信息工程、计算机等相关专业。
2.熟悉电路原理与数字/模拟电路设计，具备使用Altium Designer等工具进行嵌入式系统电路设计的能力。
3.具备扎实的硬件基础知识，能够独立完成硬件选型、原理图设计和PCB布局布线。
4.具有STM32、NRF52、ESP32等主流微控制器芯片开发经验，熟练掌握C/C++、Python等编程语言。
5.熟悉嵌入式系统软件开发流程，包括需求分析、设计、编码、测试和维护。
6.了解常见工业控制总线协议如CAN、Modbus、Profibus等，熟悉各种硬件接口和有/无线通讯协议如UART、SPI、I2C、蓝牙，能够熟练进行接口开发与调试。

薪资范围：7,000-13,000 元/月，优秀者可面议

简历投递：support@easenorytech.com

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DDR走线线宽与阻抗控制密切相关，经常可以看到很多同行做阻抗控制。对于纯数字电路，完全有条件针对高速线做单端阻抗控制；但对于混合电路，包含高速数字电路与射频电路，射频电路比数字电路要重要的多，必须对射频信号做50欧姆阻抗控制，同时射频走线不可能太细，否则会引起较大的损耗，所以在混合电路中，本人往往舍弃数字电路的阻抗控制。到目前为止，本人设计的混合电路产品中，最高规格的DDR是DDR2-800，未作阻抗控制，工作一切正常。 2. DDR的供电走线，建议8mil以上，在Allegro可以针对一类线进行物理参数的同意设定，我本人喜欢建立PWR-10MIL的约束条件，并为所有电源网络分配这一约束条件，如下图。 PWR-10MIL 3. 线距部分主要考虑两方面，一是线-线间距，建议采用2W原则，即线间距是2倍线宽，3W很难满足；二是线-Shape间距，同样建议采用2W原则。对于线间距，也可以在Allegro中建立一种约束条件，为所有DDR走线（XNET）分配这样的约束条件，如下图。 DDR-2W 4. 还有一种可能需要的规则，就是区域规则。Allegro中默认的线宽线距都是5mil，在CPU引脚比较密集的时候，这样的规则是无法满足的，这就需要在CPU或DDR芯片周围设定允许小间距，小线宽的区域规则，如下图。 region-rule 第五步，走线走线就需要注意的内容比较多，这里只做少许说明。所有走线尽量短走线不能有锐角尽量少打过孔保证所有走线有完整的参考面，地平面或这电源平面都可以，对于交变信号，地与电源平面是等电位的尽量避免过孔将参考面打破，不过这在实际中很难做到走完地址线和数据后，务必将DDR芯片的电源脚，接地脚，去耦电容的电源脚，接地脚全部走完，否则在后面绕等长时会很麻烦的下图是完成的DDR走线，但尚未绕等长。 DDR-Route-Done 第六步，设置等长规则对于数据线，DDR1/2与DDR3的规则是一致的：每个BYTE与各自的DQS，DQM等长，即DQ0:7与DQS0，DQM。等长，DQ8:15与DQS1，DQM1等长，以此类推。 DDR2数据线等长规则举例 DDR2-Data-Rule DDR3数据线等长规则举例 DDR3-Data-Rule 地址线方面的等长，要特别注意，DDR1/2与DDR是很不一样的。对于DDR1/2，需要设定每条地址到达同一片DDR的距离保持等长，如下图。 DDR2-Address-Rule 对于DDR3，地址线的等长往往需要过孔来配合，具体的规则均绑定在过孔上和VTT端接电阻上，如下图。可以看到，CPU的地址线到达过孔的距离等长，过孔到达VTT端接电阻的距离也等长。 DDR3-Address-Rule 补充一点，很多时候，地址线的等长要求不严格，这一点我还没有尝试过。在本人设计的这些产品中，地址线，数据线都做了25mil的Relative Propagation Delay的等长规则设定。关于等长规则设定的细节在这里不再赘述，有兴趣的话，可以发邮件给正旗通信（Zencheer Studio）。第七步，绕等长完成等长规则的设定后，最后一步也是工作量最大的一步：绕等长。在这一步，我认为只有一点规则需要注意：尽量采用3倍线宽，45度角绕等长，如下图。 Routing-Tunning 绕等长完成后，最好把DDR相关网络锁定，以免误动。 DDR-Layout-Example 到这里，DDR走线就已经完成了，在本人设计过的三，四十种产品中，都是按照上面的规则与过程完成的，DDR2最高规格是DDR2-800，512MB，DDR3最高规格是DDR3-1600，1GB，都可以很稳定的工作，无论性能还是可靠性，都未曾出过问题。写下你的评论… 发表评论 DDR内存的布线经验 daniel117daniel1172013-12-03 14:32:361395 目前的嵌入式系统中普通使用DDR内存，有些可以支持DDR2内存，这些系统中PCB LAYOUT成为很关键的环节。LAYOUT不好可能造成系统远行不稳定甚至无法跑起来。以下是本人做硬件设计中的一点经... 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DDR走线线宽与阻抗控制密切相关，经常可以看到很多同行做阻抗控制。对于纯数字电路，完全有条件针对高速线做单端阻抗控制；但对于混合电路，包含高速数字电路与射频电路，射频电路比数字电路要重要的多，必须对射频信号做50欧姆阻抗控制，同时射频走线不可能太细，否则会引起较大的损耗，所以在混合电路中，本人往往舍弃数字电路的阻抗控制。到目前为止，本人设计的混合电路产品中，最高规格的DDR是DDR2-800，未作阻抗控制，工作一切正常。 2. DDR的供电走线，建议8mil以上，在Allegro可以针对一类线进行物理参数的同意设定，我本人喜欢建立PWR-10MIL的约束条件，并为所有电源网络分配这一约束条件，如下图。 PWR-10MIL 3. 线距部分主要考虑两方面，一是线-线间距，建议采用2W原则，即线间距是2倍线宽，3W很难满足；二是线-Shape间距，同样建议采用2W原则。对于线间距，也可以在Allegro中建立一种约束条件，为所有DDR走线（XNET）分配这样的约束条件，如下图。 DDR-2W 4. 还有一种可能需要的规则，就是区域规则。Allegro中默认的线宽线距都是5mil，在CPU引脚比较密集的时候，这样的规则是无法满足的，这就需要在CPU或DDR芯片周围设定允许小间距，小线宽的区域规则，如下图。 region-rule 第五步，走线走线就需要注意的内容比较多，这里只做少许说明。所有走线尽量短走线不能有锐角尽量少打过孔保证所有走线有完整的参考面，地平面或这电源平面都可以，对于交变信号，地与电源平面是等电位的尽量避免过孔将参考面打破，不过这在实际中很难做到走完地址线和数据后，务必将DDR芯片的电源脚，接地脚，去耦电容的电源脚，接地脚全部走完，否则在后面绕等长时会很麻烦的下图是完成的DDR走线，但尚未绕等长。 DDR-Route-Done 第六步，设置等长规则对于数据线，DDR1/2与DDR3的规则是一致的：每个BYTE与各自的DQS，DQM等长，即DQ0:7与DQS0，DQM。等长，DQ8:15与DQS1，DQM1等长，以此类推。 DDR2数据线等长规则举例 DDR2-Data-Rule DDR3数据线等长规则举例 DDR3-Data-Rule 地址线方面的等长，要特别注意，DDR1/2与DDR是很不一样的。对于DDR1/2，需要设定每条地址到达同一片DDR的距离保持等长，如下图。 DDR2-Address-Rule 对于DDR3，地址线的等长往往需要过孔来配合，具体的规则均绑定在过孔上和VTT端接电阻上，如下图。可以看到，CPU的地址线到达过孔的距离等长，过孔到达VTT端接电阻的距离也等长。 DDR3-Address-Rule 补充一点，很多时候，地址线的等长要求不严格，这一点我还没有尝试过。在本人设计的这些产品中，地址线，数据线都做了25mil的Relative Propagation Delay的等长规则设定。关于等长规则设定的细节在这里不再赘述，有兴趣的话，可以发邮件给正旗通信（Zencheer Studio）。第七步，绕等长完成等长规则的设定后，最后一步也是工作量最大的一步：绕等长。在这一步，我认为只有一点规则需要注意：尽量采用3倍线宽，45度角绕等长，如下图。 Routing-Tunning 绕等长完成后，最好把DDR相关网络锁定，以免误动。 DDR-Layout-Example 到这里，DDR走线就已经完成了，在本人设计过的三，四十种产品中，都是按照上面的规则与过程完成的，DDR2最高规格是DDR2-800，512MB，DDR3最高规格是DDR3-1600，1GB，都可以很稳定的工作，无论性能还是可靠性，都未曾出过问题。写下你的评论… 发表评论 DDR内存的布线经验 daniel117daniel1172013-12-03 14:32:361395 目前的嵌入式系统中普通使用DDR内存，有些可以支持DDR2内存，这些系统中PCB LAYOUT成为很关键的环节。LAYOUT不好可能造成系统远行不稳定甚至无法跑起来。以下是本人做硬件设计中的一点经... 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DDR SDRAM布线规则 lifan_3alifan_3a2014-11-03 15:57:481052 首先区别DDR SDRAM与SDRAM： SDRAM在一个时钟周期内只传输一次数据，它是在时钟的上升期进行数据传输；而DDR则是一个时钟周期内传输两次数据，在时钟的上升期和下降期各传... 8位 16位 32位等几种DDR3或LPDDR3的PCB设计总结以前因为工作需要使用全志A10和A31S设计了PCB，综合对比发现全志的设计约束有如下特点： 1.DQS查分对和时钟差分对的约束一般为±800mil到±1000mil； 2.地址或控制线和时钟差分对的... yd4330152763132yd43301527631322017-11-14 18:13:331051 DDR LAYOUT 2012年05月14日 19:27825KB下载 SDRAM 布线说明 daniel117daniel1172018-01-07 20:35:1769 摘抄于：http://processors.wiki.ti.com/index.php/Sitara_Layout_Checklist#DDR2_SDRAM_Signals DDR2... DDR3设计总结 yd4330152763132yd43301527631322016-11-22 17:16:131273 使用 2 片 16bits 的 DDR3和 4 片 8bits DDR3（双面贴片）拓扑结构与 2 片 DDR 的要求基本一致，在此重点说明4片DDR3双面贴片，其效果图如下所示： ... Autolayout的Top Layout guide moon_prince2013moon_prince20132015-11-27 11:04:224090 问题描述在学习UIPageViewController的过程中，按照《【译】如何使用Storyboard创建UIPageViewController》编写引导页Demo，但是做完的效果和Demo效果... PCB layout Guide 2014年07月02日 17:27434KB下载 layout_*的一些注意事项 cuihaoren01cuihaoren012016-06-17 12:56:49476 layout_*的一些注意事项在Android UI的开发中layout_*应该是用的很多的，但其中有很多的坑想必大家也碰到过，今天就来写写自己碰到的！之后如果还有碰到就在添加。layout_widt... DDR Layout Guide-DDR布线规则与过程 cpf099cpf0992016-07-26 19:36:312726 DDR布线通常是一款硬件产品设计中的一个重要的环节，也正是因为其重要性，网络上也有大把的人在探讨DDR布线规则，有很多同行故弄玄虚，把DDR布线说得很难，我在这里要反其道而行之，讲一讲DDR布线最简规... SDRAM和DDR布线指南zz autocaautoca2007-08-30 20:47:002096 发信人: gdtyy (gdtyy), 信区: Embedded标题: SDRAM和DDR布线指南发信站: 水木社区 (Mon Jun 25 23:34:06 2007), 站内*********... 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两个都是一样的底薪，一模一样汇川年终0-6（大概率拿3个月），base苏州中信科14-15薪，base北京，带户口个人主要纠结在方向上，硬件测试以后转开发不知道。收到海信日立offer半个多月了，那边一直也没催签，但是自己这边暂时没有特别好的选择，想先签了保底，但是又怕后面找到更好的，所以想问下uu们海信这边三方节解约容。直接就想到了状压DP。一面挂9月投的11月才给我发的面试通知面试应该是一个中层，估摸40岁上下全程很愉快，就问了对岗位的理解还有你要如何去开拓一家新的医院市场，面试官还耐心的给我介绍。

学嵌入式，关注@我要学嵌入式，嵌入式男人的加油站。大家好，我是张巧龙。在知乎上看到这样的问题，看到应届生的薪资，我只想说：确实牛逼。题主问道：今年（2022届）秋招，嵌入式软件的工资也普遍...

本人 3 985，电化学领域五年，垃圾byd面试前一晚通知要我做ppt介绍，连会议房间都要我创造，面试说多好多好，结果内部人员说我没过，进人才池了，可笑的是当初。上个公司二十多人的小公司，技术领导一股牛哄哄的样子，你跟他讨论问题他就说，你一个刚毕业的有什么讨论的，多听别人的就行了，你做过什么项目多少qbs，我工作十年了你。也没提报销路费的事情。万能的牛油们，bg本科二本，硕士双非，目前偶尔需要帮老师做实验，现在手上有一个湖北电信的offer，但我不是武汉本地人，我是学Java开发的，电信这个岗位不涉及。

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